La présente invention concerne de manière générale les dispositifs semiconducteurs à grille de connexion destinés aux boîtiers de la famille Dual Flat Non Lead (DFN), liés au procédé d'assemblage des puces dites chip on paddle (COP). Progrès réalisés : dans un processus de production standard, les puces semi-conductrices sont généralement assemblées dans un boîtier DFN selon deux procédés : COP ou Chip on Lead (COL). Le COP est équipé d'une puce centrée et distante de 0,2 mm de la palette, ladite palette étant à 0,2 mm du plomb, soit un total de 0,4 mm. Avec COL, la matrice centrée peut être montée directement sur les conducteurs via une couche d'époxy isolante, à condition que les plots de connexion (les empilements de fils de liaison sur la matrice) ne flottent pas. Selon l'application et l'environnement utilisés, les boîtiers DFN conçus pour l'assemblage de puces nécessitent une taille de puce limitée. Dans le cas des derniers DFN 5x3,2 mm2 existants, la taille maximale de la puce est de l'ordre de 1x0,9 mm2.
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